基于嵌入式微处理器IP核的SoC物理设计

摘要：

介绍了嵌入式微处理器IP硬核及SoC的物理设计方法和流程.针对SoC的复杂系统结构与有限物理实现面积之间的矛盾,通过采用改变Cache存储器类型、减少IP核引脚数量、IP核双边摆放引脚、区分高低频时钟、优化电源网络以及SoC顶层采用四层引出Pad等措施,对减小物理实现面积,优化时序特性的方法进行了一些探索.SoC电路经测试,其结果表明,SoC电路内嵌的微处理器在常温(25℃)常压(1.2V)条件下最高工作频率可以达到500MHz,功能正确,功耗小于2.0mW/MHz.这些措施对IP硬核的实现、SoC设计及基于标准单元库和可复用IP核的超大规模集成电路设计,具有一定的指导意义.

关键词：SoC电路、IP硬核、物理设计、标准单元库、实现面积、时序特性

所属期刊栏目：38

分类号：TN47(微电子学、集成电路（IC）)

在线出版日期：2017-04-10（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：13-15