10.3969/j.issn.1002-2279.2016.05.002
高速低功耗SRAM体系结构及设计仿真
提出了一种高速低功耗1M-bit 静态随机存储器的体系结构设计,在此体系结构基础上完成了整体电路架构的搭建。同时,运用 Hspice 模拟电路仿真工具完成了电路系统仿真。在5V 电源电压下,采用 CSMC 0.35μm 工艺模型,地址取数时间为15ns,平均动态功耗为100mA,静态功耗为6mA,实现了静态随机存储器高速、低功耗的良好性能。
静态随机存储器、体系结构、高速低功耗、译码器、灵敏放大器、内核
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TN603(电子元件、组件)
2016-11-23(万方平台首次上网日期,不代表论文的发表时间)
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6-8,12