10.3969/j.issn.1002-2279.2016.01.005
32位低功耗高速乘法器设计
采用 Verilog HDL 硬件描述语言,设计了一个高性能、低功耗的32位定点乘法器。该乘法器通过对基4布斯算法、4∶2压缩器算法及最终加法器的优化设计,进一步提高了乘法的运算速度。另外,在设计中加入了操作数隔离、门控时钟等低功耗设计技术,从而大幅度减少了电路功耗。采用 SMIC 0.18μm CMOS 工艺,使用 Synopsys 的 Design Compiler 工具对电路进行逻辑综合。结果显示,最坏情况下的时间延迟为3.9ns,系统时钟频率可达256MHz,功耗小于37mW。
低功耗、高速乘法器、基4布斯算法、操作数隔离、门控时钟、CMOS工艺
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TN409(微电子学、集成电路(IC))
陕西省教育厅课题2013JK1146
2016-05-25(万方平台首次上网日期,不代表论文的发表时间)
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