10.3969/j.issn.1002-2279.2012.03.004
延迟锁相环的Verilog-A精确建模与仿真
分析了噪声以及器件失配对延迟锁相环的抖动影响,并对延迟锁相环的各模块进行了Verilog-A精确建模和性能仿真.仿真结果表明,器件失配对延迟链中间相输出的抖动影响最大,产生了约50ps的偏移;而噪声对延迟链最后一相输出的抖动影响最大,其peak-to-peak抖动值达到85ps.另外,与电路晶体管级仿真相比,通过Verilog-A建模节省了大量仿真时间,极大地提高了设计效率.
延迟锁相环、Verilog-A建模、抖动、失配、噪声
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TP331(计算技术、计算机技术)
国家自然科学基金60972157;西北工业大学研究生创业种子基金资助Z2011120
2012-10-29(万方平台首次上网日期,不代表论文的发表时间)
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