10.3969/j.issn.1002-2279.2010.05.007
基于逻辑功效模型的数字电路延迟估算与优化
CMOS数字集成电路中,延迟是影响电路速度的重要参数.介绍了如何建立CMOS数字集成电路的逻辑功效模型,快速估算出延迟的时间,并且发现来源,找出缩短延迟方法,以及如何选择逻辑的级数、逻辑门类型和MOS管尺寸来对逻辑和电路优化.
CMOS数字集成电路、逻辑功效模型、延迟
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TN4(微电子学、集成电路(IC))
2011-05-16(万方平台首次上网日期,不代表论文的发表时间)
共4页
21-23,27