10.3969/j.issn.1002-2279.2009.03.005
用Verilog HDL进行可综合RTL设计概述
Verilog HDL是一种很流行的硬件描述语言,不仅用于可综合RTL描述,包括组合逻辑描述和时序逻辑描述,还可用于层次化设计,广泛应用于集成电路设计领域.在使用过程中,为了约束RTL设计工程师的行为,还行成了RTL代码风格.
硬件描述语言、可综合、代码风格
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TN4(微电子学、集成电路(IC))
2009-08-19(万方平台首次上网日期,不代表论文的发表时间)
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12-13,17