10.3969/j.issn.1002-2279.2007.06.001
双时钟输入的Cache-AMBA桥设计
设计了一种适用于不同时钟域之间数据传递的Cache-AMBA桥.利用AHB总线的信号特点以及桥与Ⅰ-Cache和D-Cache控制器的握手机制,用较简单的组合逻辑解决了数据的丢失及数据的重复采样问题.SoC系统通过了FPGA原型验证,并用TSMC 0.25μm CMOS工艺流片成功.芯片测试结果表明,系统在CPU与总线频率之比为2∶1和1∶1两种模式下均正常工作,CPU的最高频率为133MHz.
双时钟、高速缓冲存储器、AMBA总线、握手机制
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TN92
2008-04-17(万方平台首次上网日期,不代表论文的发表时间)
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