10.3969/j.issn.1002-2279.2003.04.002
一种高速低功耗的三端口寄存器堆的设计
本文阐述了一个128×32bits的三端口寄存器堆的高速低功耗设计,说明了分块结构的确定、存储单元的改进以及其他部分电路的设计.在TSMC 0.25μm CMOS工艺下实现版图的设计,并在2.5V工作电压下进行了后仿真.该寄存器堆的工作频率最高可达500MHz,功耗约为55mw.
寄存器堆、低功耗、高速
TP3(计算技术、计算机技术)
2004-01-15(万方平台首次上网日期,不代表论文的发表时间)
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