用于高速运算单元的时钟延迟动态多米诺逻辑电路的设计

摘要：

时钟延迟多米诺逻辑是一种自定时的动态逻辑.时钟延迟多米诺逻辑门的输出信号是单向跳变的,但它可以提供倒相和非倒相的输出.使用这种动态逻辑可以大大提高运算电路的速度.本文通过一个64位的快速并行加法器的实现说明时钟延迟多米诺的特性及其设计方法.这个快速并行加法器用于高性能的64位微处理器的运算单元中.采用0.25μm CMOS工艺设计了这个加法器.加法器在最坏情况下的运算时间是700ps.这个时钟延迟多米诺加法器比使用相同单元库和技术的静态逻辑加法器快2.3倍.

关键词：并行加法器、动态多米诺逻辑、自定时电路

分类号：TN7(基本电子电路)

在线出版日期：2004-01-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：14-16,20