RS(204，188)编码器的设计与实现

摘要：

给出了一种GF(256)域上的RS(204，188)码编码器的实现算法，建立了C语言行为级模型和RTL级硬件模型。采用了具有对称系数的生成多项式，减少了有限域乘法器的个数。通过逻辑综合、优化得到了电路网表与FPGA网表，并进行了二者的仿真验证。该电路的规模约为4100门左右，约为一般的该编码器70％。

关键词：VerilogHDL缩短RS码有限域乘法器编码器

分类号：TN4(微电子学、集成电路（IC）)

在线出版日期：2004-01-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：50-52