(2,1,7)卷积码编译码器的FPGA实现

摘要：

卷积码是一种重要的前向纠错信道编码方式,其纠错性能常常优于分组码,且(2,1,7)卷积码已应用于现代卫星通信系统中.Viterbi译码算法能最大限度地发挥卷积码的优异性能.这里采用Verilog HDL语言设计出(2,1,7)卷积码的编码器模块和基于Viterbi算法的译码器模块,译码器采用全并行结构,译码速度快.阐述了编译码器各模块的设计原理,并在ModelSim给出各模块的仿真测试结果.同时对译码器进行纠错性能测试,测试结果表明该Viterbi译码器有良好的纠错性能.

关键词：Viterbi、ACS、ModelSim、BMU、FPGA

所属期刊栏目：44

分类号：TN911.22

在线出版日期：2011-05-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：22-23,26