基于28 nm工艺数字芯片的时钟树设计

摘要：

针对纳米级设计中时钟偏移大、时序不容易收敛等问题, 提出了一种有效的时钟树综合 (CTS) 优化方案.以28 nm工艺的数字芯片为例, 根据其时钟结构特点, 将CTS过程分成两步完成.利用这种方法, 采用Cadence公司的APR工具Encounter对数字模块进行时钟网络的设计;对分步CTS和传统CTS两种方法进行比较.结果表明:使用分步CTS的时钟偏移减小了52％, 提高了时钟网络的性能, 从而时序得到了很大的改善, 芯片泄漏功耗也降低了45％.

关键词：数字芯片、时钟树设计、数字集成电路、物理设计、时钟树综合、时钟偏移、插入延迟

所属期刊栏目：38

分类号：TN402;TN47(微电子学、集成电路（IC）)

资助基金：天津市应用基础与前沿技术研究计划;科技特派员项目

在线出版日期：2019-06-12（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：76-82