一种基于FPGA的高速数据通道的实验方法

摘要：

为了提高EDA实验教学效果,提出1种基于FPGA的高速数据通道的设计和实验仿真方法.该高速数据通道结构基于乒乓操作的原理,利用Quartus Ⅱ软件提供的软核双时钟FIFO实现数据的流水式处理.将FPGA作为DSP和数字上变频器AD9857的数据通道构建测试平台,使用嵌入式逻辑分析仪SignalTap Ⅱ实时获取测试管脚数据,验证设计的正确性.在可靠通信的条件下,FPGA与C6416之间接口数据率达到240 MBps,与AD9857接口的数据率达到22.4 MBps,系统的设计和实验方法简单,可以应用于高速数据流传输的场合.

关键词：双时钟FIFO、FPGA、嵌入式逻辑分析仪、实验教学

所属期刊栏目：31

分类号：TN92

资助基金：陕西理工学院科研计划资助项目SLGKY10-14

在线出版日期：2013-04-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：78-81