一种全数字延时触发器设计

摘要：

传统的单稳延时电路需外接RC支路,故精度不高,稳定性差,预置不直观.与之相比,全数字化设计的触发器采用时钟计数与预设值较容易实现延时,准确性、稳定性大大提高.延时范围与时钟频率有关,亦随计数器位数增加而增加,最高分辨率由器件响应速度确定,定时精度与时钟步长有关.由于采用数字比较方法,可实现不同量程(μs～数10 s)切换.该设计可用于要求较高的实验场合.

关键词：延时、触发器、计数器、比较器

所属期刊栏目：6

分类号：TN783;TP331.2(基本电子电路)

资助基金：电子科技大学青年基金资JX0723

在线出版日期：2009-01-05（万方平台首次上网日期，不代表论文的发表时间）

页数：共2页

页码：4-5