10.3969/j.issn.1672-6413.2017.04.085
基于FPGA实现的MU校验仪采样实时接口设计
由于合并单元检验仪的主控DSP的计算任务繁多,计算耗时相对较长,用于数据通信的时间减少,从而影响合并单元校验仪的采样实时性.提出一种基于ADI公司Blackfin DSP BF609的Link Port协议的FPGA接口设计方法,同步时钟最大达到83 MHz,最大数据吞吐率为650 Mb/s,极大地提高了数据通信效率,也提高了合并单元测试仪的采样实时性.
实时性、FPGA、合并单元校验仪、采样
TP273;TP334.7(自动化技术及设备)
2017-07-31(万方平台首次上网日期,不代表论文的发表时间)
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