TIADC高速数据捕获和时间失配补偿的FPGA实现

摘要：

时间交错并行采样模拟数字转换器(TIADC)模拟前端特有的多通道分时交替采样结构不可避免地引入了通道失配问题,并且给其后端多通道高速数据的捕获、缓存和处理带来了很大的设计挑战.本文针对上述技术难题,利用FPGA和SoPC技术特点,着重开展模块化TIADC通用数字后端系统设计技术研究.分别实现了对TIADC系统模拟前端多通道分时交替高速输出数据的实时捕获、多通道拉格朗日时间失配实时数字后补偿、数据的存储及传输等功能.分析表明,本文提出的数字后端系统设计方案具有良好的通用性,其模块化特性易于拓展并适用于不同的TIADC系统架构.测试结果表明本文实现的4*80 MS/s 12 bit TIADC数字后端系统工作稳定,采用6阶拉格朗日插值滤波器使系统获得了平均25dB的SFDR性能提高.

关键词：时间交替并行采样、时间失配、数字后补偿、TIADC数字后端系统

所属期刊栏目：26

分类号：TP335(计算技术、计算机技术)

资助基金：国家自然科学基金60775003

在线出版日期：2012-02-21（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：601-608