基于FPGA的QSBC-LDPC码编码器的设计与实现

摘要：

设计高性能、低复杂度的低密度奇偶校验(Low-density parity-check,LDPC)码的解码器是当前研究热点和难点之一.本文以一组特定的QSBC-LDPC(Quasi-Systematic Block-Circulant LDPC)Codes码为倒,详细介绍了如何利用Altera公司的Stratix Ⅱ系列的FPGA器件实现QSBC-LDPC码编码器的完整过程.考虑到各种实际系统的不同应用需求,作者在设计中分别提出了具有高编码速率特点的"Full-Speed"结构和低资源消耗特点的"Least-Resource"结构,这两种结构均能实现Gbit/s的编码输出速率,具有较大的实际应用价值.

关键词：低密度奇偶校验码、准系统形式、分块循环、递推编码、可配置循环移位寄存器

所属期刊栏目：23

分类号：TN919.3

资助基金：国家自然科学基金60496314

在线出版日期：2009-03-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：713-717