层次化芯片设计中的Slew违规避障修正方法

摘要：

芯片层次化物理设计给布局布线、时序收敛都带来了很大挑战.在顶层布局布线阶段,子模块相当于障碍物,当连线遇到较大障碍阻挡时,EDA工具不能够妥善处理,从而遗留较多Capacitance/Slew违规.本文从工程中遇到的实际问题出发,提出了一种Capacitance/Slew避障修正的方法,并在多个基于45nm及65nm 工艺节点的专用集成电路项目上成功应用.实验结果表明,该方法能够快速修正因障碍导致的Capacitance/Slew违规,加快芯片上市时间.

关键词：层次化物理设计、布局布线、避障、专用集成电路

所属期刊栏目：43

分类号：TP273(自动化技术及设备)

在线出版日期：2012-09-29（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：271-275