DDR2硬件设计中反射的消除
本文主要针对高速电路DDR2硬件设计中,影响信号SI和PI的各种相关因素做了介绍。对于在8层电路板里设计800Mbps以上的DDR2是可行的,实现DDR2时序匹配和信号的准确性和完整性。
DDR2、信号完整性分析、反射
TP3;TN9
2015-04-17(万方平台首次上网日期,不代表论文的发表时间)
共1页
188-188
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DDR2、信号完整性分析、反射
TP3;TN9
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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号:2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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