一种基于多级流水线加法器的累加电路设计研究

摘要：

专用硬件电路常用来实现加速，以提升科学计算速度。在科学计算中，多个数据的累加是常见运算。在设计硬件累加器时，容易出现流水线阻塞问题。提出将数据依据流水线级次分成两类模块，不同类型的模块采用不同的累加方式。基于多级流水线加法器，在FPGA上实现了多个数据的累加。该设计消耗资源少，流水线利用率高，控制相对简单，尤其是在数据规模很大时，优势尤其明显。

关键词：硬件加速、FPGA、多级流水线、累加器

所属期刊栏目：25

分类号：TN791(基本电子电路)

在线出版日期：2012-12-21（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：50-53