基于Verilog HDL的DDS相位累加器的一种优化设计

摘要：

通过对基于Verilog HDL的DDS相位累加器的传统设计方法的对比分析,提出了应用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案,该方案既具有提高速度又具有节约资源的优点,并且以一个八位相位累加器为例,给出了实验仿真结果.

关键词：Verilog HDL、流水线技术、相位累加器、电子设计自动化

所属期刊栏目：17

分类号：TH911.72

在线出版日期：2004-07-31（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：49-53