CRC-16算法与FPGA实现

摘要：

以16位CRC-16校验码为例,在对CRC校验码原理和一般的串行CRC生成算法进行分析的基础上,改进了串行CRC算法,并进一步推导出并行CRC算法.利用Quartus II集成环境和Verilog HDL语言工具将算法转变为校验码生成电路,并进行验证比较,最后在FPGA上进行了硬件电路的仿真和实现.结果表明,并行CRC算法在速度方面明显优于串行CRC算法,但会牺牲较大的硬件空间.

关键词：CRC-16、串行、并行、Verilog HDL、FPGA

所属期刊栏目：31

分类号：TN91

在线出版日期：2010-07-13（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：89-92