10.3969/j.issn.1674-8891.2006.01.026
在PLD/FPCA设计中有关时钟的可靠性探讨
在进行PLD/FPGA设计时,通常采用时钟来控制系统中各模块的协调工作,如果时钟设计不良,在极限的温度、电压或制造工艺的偏差情况下将导致错误的行为,并且调试困难、花销很大,本文就此对全局时钟、门控时钟、多级逻辑时钟和波动式时钟进行分析探讨,以求在设计电路中消除毛刺,提高稳定性.
时钟、稳定、探讨
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TH714(仪器、仪表)
2006-05-18(万方平台首次上网日期,不代表论文的发表时间)
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