基于FPGA的卷积神经网络训练加速器设计

摘要：

近年来卷积神经网络在图像分类、图像分割等任务中应用广泛.针对基于FPGA(Field Programmable Gate Array)的卷积神经网络训练加速器中存在的权重梯度计算效率低和加法器占用资源多的问题,设计一款高性能的卷积神经网络训练加速器.首先提出一种卷积单引擎架构,在推理卷积硬件架构的基础上增加额外的自累加单元,可兼容卷积层的正向传播与反向传播(误差反向传递和权重梯度计算),提高加速器的复用能力,同时提升权重梯度计算的效率;然后提出一种适配卷积核内加法树与自累加单元的新型加法树设计,进一步节约计算资源;最后在Xilinx Zynq xc7z045平台上实现了所提出的训练加速器,并基于CIFAR-10数据集训练VGG-like(Visual Geometry Group)网络模型.实验结果表明,在200 MHz的时钟频率下,支持8位定点的训练加速器可以达到64.6 GOPS(Giga Operations per Second)的平均性能,是 Intel Xeon E5-2630 v4 CPU(Central Processing Unit)训练平台的9.36倍,能效是 NVIDIA Tesla K40C GPU(Graphics Processing Unit)训练平台的17.96倍.与已有的FPGA加速器相比,提出的加速器在处理性能和存储资源使用效率上具有优势.

关键词：卷积神经网络;深度学习;图像处理;现场可编程门阵列

所属期刊栏目：57

分类号：TP338.6(计算技术、计算机技术)

资助基金：国家自然科学基金61974102

在线出版日期：2022-02-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：1075-1082