10.3969/j.issn.1006-1436.2008.04.011
流水线技术在FPGA设计中的应用研究
在利用FPGA进行数字系统设计的过程中,运算速度是设计首要满足的条件,采用流水线技术是提高系统速度的一种重要方法.本文基于流水线的方法用Verilog硬件描述语言编写了9位加法器,在MAX+PLUSII中仿真了程序的正确性,综合适配到FPGA器件中,并与普通9位加法器的工作特性进行了分析,证明了采用流水线技术可以明显的提高系统的工作速度.
流水线、现场可编程门阵列、Verilog、加法器
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TP3(计算技术、计算机技术)
昆明理工大学重点学科建设基金
2008-06-02(万方平台首次上网日期,不代表论文的发表时间)
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