10.3969/j.issn.1006-1436.2006.05.102
二进制补码乘法及其FPGA实现
本文对改进的Pezaris直接二进制补码阵列乘法进行理论上的分析;采用结构式VHDL描述这种算法,经仿真验证,改进的Pezaris二进制补码乘法算法正确;最后在FPGA上加以实现,实现结果表明,改进的Pezaris二进制补码乘法器占用面积少并且速度快.
二进制补码、乘法、改进的Pczaris算法、FPGA
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TP3(计算技术、计算机技术)
2006-08-11(万方平台首次上网日期,不代表论文的发表时间)
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