基于SET的并行加法器电路设计

摘要：

加法器是运算器的重要组成部分,其运算速度、功耗等将直接影响系统的整体性能,单电子晶体管SET具有功耗低、延迟小等优点.在介绍分层CLA加法设计的基础上,从结构和底层电路两个方面着手对于SET的CLA加法器进行了优化设计,对电路进行PSpice仿真.结果 表明,优化后的电路,晶体管数更少、功耗更低、延迟更小.

关键词：单电子晶体管、加法器、超前进位加法器、分层CLA加法器

所属期刊栏目：36

分类号：TP331(计算技术、计算机技术)

在线出版日期：2020-08-05（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：63-66,112