10.3969/j.issn.1001-7119.2003.04.022
软判决Viterbi译码和序列译码在FPGA上的实现
介绍了3位软判决Viterbi译码器和序列译码器的FPGA实现,其中选用了同样的码率1/2和约束长度7.在FPGA实现的基础上,对Viterbi译码器和序列译码器的译码性能进行了测试和比较.结果表明,虽然序列译码器出现很小的译码增益损失,但其译码速度与Viterbi译码器不相上下,所消耗的硬件资源大大低于Viterbi译码器,当然这是以增加译码延时为代价的.
通信技术、软判决、译码、FPGA
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TN911.22
2004-01-08(万方平台首次上网日期,不代表论文的发表时间)
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