10.3969/j.issn.1005-6033.2007.17.116
一种基于FPGA精确位同步的设计与实现
详细介绍了如何在FPGA中利用VHDL语言实现数字锁相环,以便从位流数据中恢复出位时钟,以保证数据的正确解调.
DPLL、位同步、数字环路滤波器、数控振荡器
17
TN713(基本电子电路)
2007-08-06(万方平台首次上网日期,不代表论文的发表时间)
共2页
207-208
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10.3969/j.issn.1005-6033.2007.17.116
DPLL、位同步、数字环路滤波器、数控振荡器
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TN713(基本电子电路)
2007-08-06(万方平台首次上网日期,不代表论文的发表时间)
共2页
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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号:2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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