10.3969/j.issn.1673-8691.2002.04.021
用Verilog硬件描述语言实现Viterbi译码
介绍了Viterbi译码的原理,并用Verilog硬件描述语言设计实现了Viterbi译码.实验表明,用这种硬件实现的Viterbi译码器译码速率高达40M,远比用软件实现Viterbi译码快.
卷积码、Viterbi译码、硬件描述语言
16
TP914.31
2004-02-13(万方平台首次上网日期,不代表论文的发表时间)
共3页
61-63
点击收藏,不怕下次找不到~
10.3969/j.issn.1673-8691.2002.04.021
卷积码、Viterbi译码、硬件描述语言
16
TP914.31
2004-02-13(万方平台首次上网日期,不代表论文的发表时间)
共3页
61-63
国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号:2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
©天津万方数据有限公司 津ICP备20003920号-1
违法和不良信息举报电话:4000115888 举报邮箱:problem@wanfangdata.com.cn