基于FPGA的高速并行DVB-S2标准LDPC译码

摘要：

最新的CCSDS、DVB-S2等相关卫星标准都采用低密度校验(Low Density Parity Code,LDPC)码,其中DVB-S2中LDPC码由于码字长、码率多,不易于硬件实现.文章针对该码校验矩阵特性,给出一种基于改进最小和算法的高速并行译码器的FPGA实现方案.方案采用180并行,6bit位宽,在20次迭代下,基于Xilinx SC5VSX95T芯片的测试表明:设计方案支持200 MHz的时钟频率.

关键词：DVB-S2、LDPC、高速并行结构、改进最小和译码

所属期刊栏目：10

分类号：TN9;TM7

在线出版日期：2013-05-10（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：58-61,95