10.3963/j.issn.1674-4861.2002.06.007
基于FPGA先进加密算法(AES)的并行实现
讨论了AES算法的并行特性,提出在明文分组和密钥分组都是128位的情况下,采用内部流水结构和并行密钥处理策略,在现场可编程门阵列上的一种并行的快速ASIC实现方案,并对整个系统的关键性能指标进行了讨论.
密钥扩展、流水线、可编程逻辑阵列
20
TP3(计算技术、计算机技术)
2004-01-08(万方平台首次上网日期,不代表论文的发表时间)
共3页
20-22
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10.3963/j.issn.1674-4861.2002.06.007
密钥扩展、流水线、可编程逻辑阵列
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TP3(计算技术、计算机技术)
2004-01-08(万方平台首次上网日期,不代表论文的发表时间)
共3页
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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号:2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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