10.16526/j.cnki.11-4762/tp.2017.02.063
基于FPGA的DDS信号发生器设计
在FPGA芯片实现的DDS信号发生器已有一定的应用范围,为获得较宽的频率输出范围,一般需要存储相当数量的波形离散值,占用大量的芯片逻辑资源;这篇文章研究在存储较少量的波形离散值的情况下,通过对系统时钟进行分频,减小输出频率最小值,同时提高在低频处的频率分辨率,通过设定频率控制字为存储离散值个数的约数,保证输出波形重构良好、频率失真度低,节约芯片资源;该设计方案可输出多种波形,其中方波占空比亦可调节,将幅度调节设计在模拟运放电路中,可对幅度进行连续调节;整体设计软件化、模块化,易于调整和扩展;经验证,本设计方案可行,达到预期效果,有一定的工程指导意义和实用价值.
DDS、FPGA、Verilog HDL、分频
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TP271+.5(自动化技术及设备)
博士基金项目60907023;高校重点项目基金15A520001
2017-03-21(万方平台首次上网日期,不代表论文的发表时间)
共4页
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