基于FPGA的高精度全数字锁相环IP核设计

摘要：

全数字锁相环(ADPLL)在数字领域中得到广泛的应用;针对目前锁相环功能单一、设计不灵活和设计效率低等缺点,利用硬件描述语言设计了一个高精度全数字锁相环IP核,锁相环IP的中心频率和带宽均可任意编程设置,利用了Quartus II8.0中的嵌入式逻辑分析仪进行了验证;验证结果表明,该IP核运行稳定,锁相精度高,具有一定的实用性和推广价值.

关键词：全数字锁相环、FPGA、IP核、嵌入式逻辑分析仪

所属期刊栏目：18

分类号：TP306(计算技术、计算机技术)

资助基金：广西壮族自治区教育厅科研项目200911LX474;广西民族师范学院科研资助项目zdxm200906

在线出版日期：2010-12-02（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：2127-2129