一种DDR SDRAM通用测试电路的设计与实现

摘要：

为了保证DDR SDRAM功能的完整性与可靠性,需要对其进行测试;文中介绍了一种基于FPGA的可带多个March算法的DDR SDRAM通用测试电路的设计与实现,所设计的测试电路可由标准的JTAG接口进行控制;设计的测试电路可以测试板级DDRSDRAM芯片或者作为内建自测试(BIST)电路测试芯片中嵌入式DDR SDRAM模块;验证结果表明所设计的DDR SDRAM通用测试电路可以采用多个不同March算法的组合对不同厂商不同型号的DDR SDRAM进行尽可能高故障覆盖率的测试,具有广阔的应用前景.

关键词：DDR SDRAM、March算法、JTAG、CSR

所属期刊栏目：18

分类号：TP333.5(计算技术、计算机技术)

资助基金：大连市集成电路设计专项研发资金大信发200544号

在线出版日期：2010-12-02（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：1727-1729