基于Verilog HDL的MTM总线主模块有限状态机设计

摘要：

针对MTM总线主模块的设计需求,在分析MTM总线通信协议基础上,给出了MTM总线主控制模块的有限状态机模型;该有限状态机作为主控制模块的核心,主要用于完成控制MTM总线的消息传送顺序;分析了MTM总线结构体系和有限状态机设计的主要方法步骤,通过QUARTUS Ⅱ开发平台,基于Verilog HDL语言对该有限状态机进行了设计实现与仿真验证;基于该有限状态机的MTM总线主通信模块已经设计实现,并在工程中得到应用.性能稳定.

关键词：Verilog、HDL、有限状态机、MTM总线

所属期刊栏目：18

分类号：TP206(自动化技术及设备)

在线出版日期：2010-05-26（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：682-684