Lite寄存器模型的设计与实现

摘要：

针对集成电路规模扩大、片内寄存器数量激增,导致验证难度加大的问题,提出一种轻量级寄存器模型.首先,设计精简的底层结构,配合参数化设置减少寄存器模型在运行时的内存消耗;然后,分析模块级、系统级等不同层次的寄存器验证需求,使用SystemVerilog语言实现验证所需的各项功能;最后,开发内建测试用例和寄存器模型自动生成工具,缩短寄存器模型所处验证环境的建立时间.实验结果表明,在运行时内存消耗方面,该寄存器模型为通用验证方法学(UVM)寄存器模型的21.65％;在功能方面,可应用于传统的UVM验证环境和非UVM验证环境,对25类寄存器的读写属性、复位值、后门访问路径等功能进行检查.该轻量级寄存器模型在工程实践中拥有良好的通用性和灵活性,满足寄存器验证需求,能有效提高寄存器验证的效率.

关键词：寄存器模型、验证、Python、测试用例、性能分析

所属期刊栏目：40

分类号：TP368(计算技术、计算机技术)

资助基金：核高基国家科技重大专项;国家自然科学基金面上项目

在线出版日期：2020-06-02（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：1369-1373