高速数据压缩及加密硬件加速电路研究

摘要：

数据的爆炸式增长和有限的带宽使得数据压缩日渐重要,但是对于关键和敏感数据只是单纯地进行压缩会面临泄漏和窃听等信息安全风险,因此还需要对压缩后的数据进行加密.为解决软件压缩加密速度慢、占用大量CPU资源的缺点,论文实现了同时具有LZ4数据压缩模块和AES加密模块的FPGA硬件加速电路,并且修改了LZ4部分数据格式以适应硬件的运行,通过乒乓操作进一步优化了硬件的性能.在Vivado 2016.4中进行了Verilog代码的设计和仿真,然后在Xilinx KC705评估板上进行了实现和测试,最高实际测试频率达到了220MHz,流水线的设计使得吞吐率可达1760Mbps,性能超过了之前已有的最佳设计.

关键词：LZ4算法、数据压缩、AES加密、FPGA、流水线设计

所属期刊栏目：48

分类号：TP332.1(计算技术、计算机技术)

资助基金：江苏省自然科学基金项目;国网辽宁省电力有限公司科技项目资助

在线出版日期：2020-05-07（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：212-216,246