基于单计算单元的极化码CA-SCL译码器FPGA设计

摘要：

极化码作为近年来信道编码领域的焦点,其硬件实现的研究逐渐受到了人们的关注.目前,CA-SCL译码算法为公认的性能较好的译码算法.为了提高极化码CA-SCL译码算法的实现并行度,现有译码结构为每一条译码候选路径都配备了一个SC计算核心,而每个核心都含有大量的计算单元从而消耗了大量硬件资源.论文针对此情况,提出了单计算单元架构,即每条路径仅对应一个计算单元,大大减小了系统面积.选用Alter公司的Strtix V系列器件码长为1024,码率为1/2,列表宽度L=32的极化码SCL硬件译码算法.译码器在300MHz的工作频率下的吞吐率可达到6.24Mbps,硬件资源使用率仅为6%.

关键词：极化码、SCL译码算法、单计算单元、FPGA

所属期刊栏目：46

分类号：TN911

在线出版日期：2018-03-26（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：391-396