一种优化的AES算法及其FPGA实现

摘要：

针对AES算法加密解密结构的不一致提出了一种优化算法,得到了统一的加密解密流程,有效节省了资源消耗.为取得速度和资源的折中,AES加密解密主体采用内外混合流水线结构,其中S-box和逆S-box采用基于正规基的有限域算法实现.基于对各电路模块路径延时的分析,对AES轮变换进行了6级流水线划分.在Xilinx公司XC7VX485T FPGA上综合结果显示:电路资源消耗为19006LUTs,最高工作频率为724.323MHz,数据吞吐量为92.713Gbps,获得了非常好的加速效果且有效降低了资源消耗.

关键词：AES算法、全流水线、FPGA

所属期刊栏目：45

分类号：TP309.7(计算技术、计算机技术)

在线出版日期：2017-05-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：502-505,511