嵌入式网卡芯片设计及其低功耗DFT技术考虑

摘要：

针对目前应用于信息家电的以太网多芯片解决方案具有成本高、性能较低等问题,文章设计实现了一款以太网控制SoC单芯片.同时,为了获得较低的测试功耗,进行了可测试技术的低功耗优化.该芯片采用TSMC 0.25 μm 2P4M CMOS工艺流片,裸片面积为4.8×4.6 mm2,测试结果表明,该嵌入式以太网控制SoC芯片的故障覆盖率可达到97%,样片的以太网数据包最高吞吐量可以达到7 Mbits/s.

关键词：线性伪随机序列(LFSR)、可测性设计(DFT)、自建测试设计(BIST)

所属期刊栏目：37

分类号：TP393;TN47(计算技术、计算机技术)

资助基金：国家863项目2006AA01Z226;湖北省自然科学基金资助项目2006ABA080

在线出版日期：2009-04-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：144-148