一款多核处理器FPGA验证平台的设计与实现

摘要：

高性能处理器设计日趋复杂,为了缩短验证周期,降低研制风险通常需要在流片之前进行基于现场可编程门阵列(field programmable gate-array,FPGA)原型验证平台的软硬件协同验证.随着处理器多核化的发展,FPGA原型验证平台的实现变得越来越具有挑战性.介绍了一款高性能多核微处理器FPGA验证平台的设计与实现方法,详细阐述了该FPGA验证平台采用的母板/子板总体架构、分片策略、时分复用实现技术及I/O接口实现方法.该平台具有良好的可扩展性,能够方便灵活地实现目标芯片在各种规模和配置下的FPGA验证,用于在流片前对目标芯片进行功能正确性验证和性能评估.经过该FPGA平台验证的目标芯片,首次流片返回的芯片能成功运行操作系统和各种应用程序,实现了一次流片成功的目标.最后对该FPGA验证平台的应用前景进行了分析总结.

关键词：FPGA原型验证、FPGA分片、时分复用传输、延迟调节、性能评测

所属期刊栏目：51

分类号：TP302(计算技术、计算机技术)

资助基金：“核高基”国家科技重大专项基金项目2009ZX01028-002-001

在线出版日期：2014-08-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共9页

页码：1295-1303