高速Viterbi译码器的VLSI设计与实现

摘要：

在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV.

关键词：维特比译码器、加比选、高速、回溯、HDTV

所属期刊栏目：44

分类号：TP302.2(计算技术、计算机技术)

资助基金：国家自然科学基金90407002;60576024;上海市科委资助项目0502

在线出版日期：2008-03-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：2143-2148