使用HLS开发FPGA异构加速系统:问题、优化方法和机遇

摘要：

目前,现场可编程门阵列(field programmable gate array,FPGA)由于可编程性与出色的能效比受到了学术界与工业界的青睐,但是传统的基于硬件描述语言的FPGA开发方式面临编程挑战.硬件描述语言区别于通常使用的高级语言,阻碍了软件开发者对FPGA的利用.高层次综合(high-level synthesis,HLS)使得开发者可以从高级语言如C/C++层面直接进行FPGA硬件层面的开发,是解决这一问题的首选,受到了广泛的关注.近年来,学术界有许多关于HLS的工作,致力于解决HLS应用过程中的各类问题,并提升通过HLS开发的系统的性能.围绕使用HLS开发FPGA异构系统这一问题,以一种异构系统开发者的视角,列举了可行的优化方向.在编译优化层面,HLS工具可以通过插入编译指导与设计高效的空间探索算法,自动生成性能较高的RTL设计;在访存优化层面,HLS工具可以设立缓冲区,拆分并复制数据,以提升系统整体带宽;在并行优化层面,HLS工具可以实现语句级、任务级以及板卡级的并行.一些如DSL的技术虽然不能直接提升异构加速系统的性能,但是可以进一步提升HLS工具的可用性.最后,总结了当前HLS面临的一些挑战,并对HLS的未来研究方向进行了展望.

关键词：现场可编程门阵列(FPGA)、高层次综合、异构系统、高级语言、编译优化

所属期刊栏目：17

分类号：TP302.1(计算技术、计算机技术)

在线出版日期：2023-08-15（万方平台首次上网日期，不代表论文的发表时间）

页数：共20页

页码：1729-1748