DDR3时序分析与设计

摘要：

DDR3存储器已经成为目前服务器和计算机系统的主流应用,虽然DDR3采用双参考电压片上校准引擎、动态ODT、fly-by拓扑以及write-leveling等技术在一定程度上提高了信号完整性,但其时序的分析与设计实现仍然比较困难.针对某自研处理器及服务器主板设计,简要介绍了DDR3源同步信号传输的基本原理,使用时域信号仿真工具,量化分析了DDR3系统通道中影响时序的主要因素,并对DDR3的写操作时序进行了分析与裕量计算.仿真结果表明,信号占空比失真程度随着信号ODT值的改变和同时开关的I/O数目增加加剧了3％～5％,而串扰引入的时序偏斜可达218ps.

关键词：DDR3存储器、时序分析、仿真

所属期刊栏目：39

分类号：TN41(微电子学、集成电路（IC）)

资助基金：国家自然科学基金60873212

在线出版日期：2012-07-23（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：293-295,封3