3D SoC并行测试中TAM调度优化设计

摘要：

提出了一种在功耗及测试并行性约束下三维片上系统(System on Chip,SoC)绑定中测试阶段并行测试的优化策略,通过最大限度地利用测试访问机制(Test Access Mechanism,TAM)资源,大大减少了测试时间,降低了测试成本.在3D SoC的测试过程中系统TAM资源十分有限,通过设计相应的测试外壳结构,对系统当前状态下空闲的TAM资源与待测芯核内部扫描链进行重新分配,使待调度的芯核提前进入测试阶段,减少了并行测试过程中的空闲时间块.在该结构基础上调整各芯核调度顺序,使测试过程满足各项约束条件.在ITC'02电路上的实验结果表明,在同样的功耗约束及测试并行性约束条件下,所提方法与现有方法相比更有效地降低了测试时间.

关键词：三维片上系统(3D SoC)、测试访问机制(TAM)、测试外壳、测试调度、测试时间

所属期刊栏目：56

分类号：TP391.7(计算技术、计算机技术)

资助基金：国家自然科学基金;国家自然科学基金青年基金项目

在线出版日期：2020-04-01（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：31-36