10.3778/j.issn.1002-8331.2011.23.022
一种wallace树压缩器硬件结构的实现
设计了一种用于32位浮点乘法器尾数乘部分的wallace树压缩器的硬件结构实现方法,通过3-2和4-2压缩的混合搭配,构成一种新的wallace树压缩器,采用verilog硬件描述语言实现RTL级代码的编写,并使用VCS进行功能仿真,然后在SMIC0.13 μm的工艺下,用synopsys DC进行逻辑综合、优化.结果表明,这种压缩器在部分积的压缩过程中,有效地提高了运算速度,并在很大程度上减小了硬件实现面积.
3-2压缩器、4-2压缩器、wallace树压缩器
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TP27(自动化技术及设备)
2012-01-14(万方平台首次上网日期,不代表论文的发表时间)
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