10.3321/j.issn:1002-8331.2006.18.031
一种64位浮点乘加器的设计与实现
乘加操作是许多科学与工程应用中的基本操作,特别是在图形加速器和DSP等应用领域,浮点乘加器有着广泛的应用.论文针对PowerPC603e微处理器系统,基于SMIC 0.25μm 1P5M CMOS工艺,采用正向全定制的电路及版图设计方法,设计实现了一个综合使用改进Booth算法、平衡的4-2压缩器构成的Wallace树形结构、先行进位加法器的支持IEEE-754标准的64bit浮点乘加器.
改进Booth2算法、浮点乘加器、Wallace树、全定制
42
TP312(计算技术、计算机技术)
西北工业大学校科研和教改项目Z20040050
2006-11-07(万方平台首次上网日期,不代表论文的发表时间)
共4页
95-98