"龙腾"R2微处理器Cache单元的设计与实现

摘要：

合理地组织一个多级的高速缓冲存储器(Cache)是一种有效的减少存储器访问延迟的方法.论文提出了一种设计32位超标量微处理器Cache单元的结构,讨论了一级Cache、二级Cache设计中的关键技术,介绍了Cache一致性协议的实现,满足了"龙腾"R2微处理器芯片的设计要求.整个芯片采用0.18um CMOS工艺实现,芯片面积在4.1mm×4.1mm之内,微处理器核心频率超过233 MHz,功耗小于1.5W.

关键词：高速缓冲存储器、一级Cache、二级Cache、Cache一致性

所属期刊栏目：42

分类号：TP303(计算技术、计算机技术)

资助基金：中国科学院资助项目60573143

在线出版日期：2006-07-19（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：22-25