高效结构的多输入浮点乘法器在FPGA上的实现

摘要：

传统的多输入浮点乘法运算是通过级联二输入浮点乘法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而难以满足高速数字信号处理的需求.本文提出了一种适合于在FPGA上实现的浮点数据格式和可以在三级流水线内完成的一种高效的多输入浮点乘法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试数据.

关键词：浮点乘法器、多输入、FPGA、高效算法

所属期刊栏目：42

分类号：TP311(计算技术、计算机技术)

在线出版日期：2006-05-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共2页

页码：103-104